2014年大理烟厂招聘考试电子电气专业7

 

一、触发器：能储存一位二进制信号的单元

二、各类触发器框图、功能表和特性方程

RS：   

         SR=0

JK：   

D：      

T：    

T'：    

三、             各类触发器动作特点及波形图画法

基本RS触发器：S_D、R_D每一变化对输出均产生影响

时钟控制RS触发器：在CP高电平期间R、S变化对输出有影响

    主从JK触发器：在CP=1期间，主触发器状态随R、S变化。CP下降沿，从触发器按主触发器状态翻转。在CP=1期间，JK状态应保持不变，否则会产生一次状态变化。

    T'触发器：Q是CP的二分频

    边沿触发器：触发器的次态仅取决于CP（上升沿/下降沿）到达时输入信号状态。

四、触发器转换

D触发器和JK触发器转换成T和T’触发器

第五章            时序逻辑电路知识要点

一、时序逻辑电路的组成特点：任一时刻的输出信号不仅取决于该时刻的输入信号，还和电路原状态有关。

        时序逻辑电路由组合逻辑电路和存储电路组成。

二、同步时序逻辑电路的分析方法（按步骤解题）

   逻辑图→写出驱动方程→写出状态方程→写出输出方程→画出状态转换图       （详见例5-1）

三、典型时序逻辑电路

1.       移位寄存器及移位寄存器型计数器。

2.       用T触发器构成二进制加法计数器构成方法。

         T₀=1

         T₁=Q₀

              ···

              T_i=Q_i-1 Q_i-2 ···Q₁ Q₀        

3.       集成计数器框图及功能表的理解

   4位同步二进制计数器74LS161：异步清0（低电平），同步置数，CP上升沿计数，功能表

   4位同步十进制计数器74LS160：同74LS161

   同步十六进制加/减计数器74LS191：无清0端，只有异步预置端，功能表

   双时钟同步十六进制加减计数器74LS193：有二个时钟CPU，CPD，异步置0（H），异步预置（L）

四、             时序逻辑电路的设计 （按步骤解题）

1．用触发器组成同步计数器的设计方法及设计步骤（例5-3）

逻辑抽象→状态转换图→画出次态 以及各输出的卡诺图→利用卡诺图求状态方程和驱动方程、输出方程→检查自启动（如不能自启动则应修改逻辑）→画逻辑图

2． 用集成计数器组成任意进制计数器的方法

 置0法：如果集成计数器有清零端，则可控制清零端来改变计数长度。如果是异步清零端，则N进制计数器可用第N个状态译码产生控制信号控制清零端，如果是同步清零，则用第N-1个状态译码产生控制信号，产生控制信号时应注意清零端时高电平还是低电平。

 置数法：控制预置端来改变计数长度。

        如果异步预置，则用第N个状态译码产生控制信号

        如果同步预置，则用第N-1个状态译码产生控制信号，也应注意预置端是高电平还是低电平。

两片间进位信号产生：有串行进位和并行进位二种方法

详见例5-5至5-8

 

 

 

 

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